超聲波氣體流量計研發探討 七十九
有限狀態機設計方式有如下優勢：
有限狀態機克服了純硬件數字系統順序方式控制不靈活的缺點。
有限狀態機為VHDL綜合器盡可能發揮其強大的優化功能提供了有利條件。
狀態機容易構成性能良好的同步時序邏輯模塊。
在高速運算和控制方面，狀態機更有其巨大的優勢。
狀態機的可靠性很高。
FPGA對ADC0809進行控制的狀態機設計由8個狀態構成，分別為ADC0908初始化、啟動鎖存信號、啟動采樣信號、等待轉換開始、等待轉換結束狀態、數據輸出允許、數據鎖存和增益算法實現。這幾個狀態依據ADC0809的控制時序分別進行設計。其中，狀態3和狀態4中要對ADC0809的EOC信號線進行測試，在狀態3時，如果EOC從高電平變為低電平，則說明A／D轉換開始，進入狀態4，否則繼續等待：在狀態4時，如果EOC從低電平又變為高電平，則說明A／D轉換結束，進入狀態5，否則繼續等待。狀態5和狀態6將數據輸出到8位數據線上，然后通知FPGA讀取數據，進行增益量計算。各個狀態之間的轉移由時鐘源模塊提供的5KHz時鐘脈沖完成，每當接收到一個時鐘信號的上升沿時，系統從當前狀態轉移到下一個狀態，在狀態3和狀態4時可能繼續停留在當前狀態。
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